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    • 专利摘要:
    Die Erfindung betrifft einen integrierten Halbleiterspeicher mit einem Zellenfeld aus einer Vielzahl von in Zeilen und Spalten angeordneten Speicherzellen. In jeder Speicherzelle ist ein organischer Auswahltransistor (T11, T12, T13), der ein Feldeffekttransistor mit einer organischen Halbleiterschicht (os) ist, zusammen mit einem organischen Speicherelement (S11, S12, S13), das heißt einer zwischen zwei Elektroden angeordneten organischen Schicht (as), mit wahlweise kapazitivem oder resistivem elektrischem Speicherverhalten zu einer planaren Speicherzelle auf auf einem beliebigen, vorzugsweise nicht aus aus Silizium bestehenden, Substrat integriert. Die Auswahltransistoren (T11, T12, T13) und die Speicherelemente (S11, S12, S13) des erfindungsgemäßen Halbleiterspeichers sind so angeordnet, dass die Gateelektrode der Auswahltransistoren (T11, T12, T13) als Wortleitung (WL1, WL2, WL3) und der Drain- bzw. Sourcekontakt der Auswahltransistoren (T11, T12, T13) bzw. die Elektroden der Speicherelemente (S11, S12, S13) entweder als Bitleitung (BL1, BL2, BL3), Digitleitung oder Feldplatte ausgeführt sind. Das W/L-Verhältnis der Kanalbreite (W) zur Kanallänge (L) der Auswahltransistoren kann prinzipiell beliebig eingestellt werden.
    公开号:DE102004025676A1
    申请号:DE200410025676
    申请日:2004-05-26
    公开日:2005-12-22
    发明作者:Christine Dr. Dehm；Marcus Dr. Halik；Hagen Dr. Klauk；Günter Dr. Schmid；Ute Zschieschang
    申请人:Infineon Technologies AG；
    IPC主号:G11C13-00
    专利说明:
    [0001] DieErfindung betrifft einen integrierten Halbleiterspeicher mit einemZellenfeld aus einer Vielzahl von in Zeilen und Spalten auf einemSubstrat angeordneten Speicherzellen, die jeweils ein Speicherelementmit zwei Elektroden und einen zugehörigen Auswahltransistor aufweisen.
    [0002] DerMarkt fürHalbleiterspeicher wird gegenwärtigdurch eine relativ überschaubareAnzahl an Produkten bedient: 1. Arbeitsspeichermit extrem kurzen Zugriffszeiten, wie sie heute in enormem Umfangin Computern zur Anwendung kommen, werden fast ausschließlich aufder Grundlage flüchtigerSpeicherarchitekturen ("volatilememory"), insbesonderein der DRAM-Technologie ("dynamicrandom access memory")gefertigt. Die DRAM-Technologie beruht auf der Speicherung elektronischerLadungen in einem kapazitiven Speicherelement, also in einem Kondensator.Jede Speicherzelle repräsentierteine Speichereinheit ("bit") und wird durch einenKondensator und einen Auswahltransistor (einen Feldeffekttransistor,FET) gebildet. Aufgabe des Auswahltransistors ist die elektrischeIsolation der einzelnen Speicherzellen voneinander und von der Peripheriedes Zellenfeldes; durch Schalten des jeweiligen Auswahltransistorskann auf jede beliebige Zelle gezielt und einzeln zugegriffen werden("random access"). Die DRAM-Architektur zeichnetsich durch extrem geringen Platzbedarf (weniger als ein Quadratmikrometer proSpeicherzelle) und extrem geringe Fertigungskosten (weniger als10–8 Europro Speicherzelle) aus. Entscheidender Nachteil des DRAM-Konzeptsist die Flüchtigkeitder gespeicherten Information, da die im Kondensator gespeicherteLadung so klein ist (weniger als 500.000 Elektronen), dass sie beiAbschalten der Versorgungsspannung nach kurzer Zeit (innerhalb wenigerMillisekunden) aufgrund von Leckströmen innerhalb des Zellenfeldesverloren geht. 2. NichtflüchtigeSpeicher ("nonvolatilememory"), die diegespeicherte Information auch nach Abschalten der Versorgungsspannung über lange Zeiträume (mehrereJahre) nicht verlieren, sind fürein breites Spektrum von Anwendungen (Digitalkameras, Mobiltelefone,mobile Navigationsinstrumente, Computerspiele, usw.) von Interesse undkönntenauch den Umgang mit Computern revolutionieren, da ein Hochfahrendes Computers nach dem Einschalten unnötig würde ("instant-on computer"). Zu den bereits existierenden nichtflüchtigenSpeichertechnologien gehörendie so genannten Flash-Speicher, bei denen die Information in Formelektronischer Ladungen im Gate-Dielektrikum eines Silizium-Feldeffekttransistorsgespeichert und als Änderungder Schwellspannung des Transistors detektiert wird. Da die elektronischeLadung im Gate-Dielektrikum des Transistors "gefangen" ist, geht sie auch bei Abschalten derVersorgungsspannung nicht verloren. Ein wesentlicher Nachteil derFlash-Technologie sind die relativ hohen Schreib- und Lösch-Spannungen,die sich aus der Notwendigkeit ergeben, die zu speichernde elektronische Ladungsicher und reproduzierbar in das Gate-Dielektrikum zu injizierenbzw. von dort wieder abzuziehen. Weitere Nachteile sind die im Vergleich zumDRAM deutlich längerenZugriffszeiten sowie die aufgrund der hohen Belastung des Gate-Dielektrikumsbeim Schreiben und LöschenbeschränkteZuverlässigkeit. 3. Aufgrund der oben genannten Nachteile von Flashspeichernwerden seit mehreren Jahren neue Technologien für nichtflüchtige Halbleiterspeicher aufder Grundlage diverser physikalischer Konzepte entwickelt. Dazugehörendie ferroelektrischen und die magnetoresistiven Speicher, bei denendie gespeicherte Information als Änderung der elektrischen Polarisation(aufgrund der Verschiebung des Zentralatoms in einem Perovskit-Kristall)bzw. als Änderungeines elektrischen Widerstands in einer Anordnung ferromagnetischerSchichten ausgelesen wird. Fürdie Integration ferroelektrischer Speicherelemente ist die Verwendungeines Auswahltransistors (ähnlich derDRAM-Speicherzelle) zwingend notwendig, um das sichere Auslesender gespeicherten Informationen zu gewährleisten. Magnetoresistive Speicherkönnenprinzipiell ohne Auswahltransistor integriert werden, da eine Isolationder einzelnen Speicherelemente nicht unbedingt notwendig ist. Dabeihat die Implementierung von Zellen ohne Auswahltransistor den wesentlichenVorteil eines deutlich geringeren Platzbedarfs, was zu einer deutlichhöherenIntegrationsdichte und einem niedrigeren Fertigungsaufwand pro Zelle führt. Allerdingswird das Auslesen der gespeicherten Information durch die Verwendungeines Auswahltransistors erheblich einfacher und sicherer, und esist abzusehen, dass den ersten magnetoresistiven Speicherproduktenein Aufbau mit Auswahltransistor zugrunde liegen wird.
    [0003] Dieoben genannten Speicherkonzepte werden ausschließlich auf Silizium-Plattformenproduziert bzw. entwickelt, das heißt, die Herstellung der Speicherelementeerfolgt ausschließlichauf Siliziumsubstraten ("Silizium-Wafern") und ausschließlich unterVerwendung von Transistoren auf der Basis von Silizium als Halbleiter.Alternativ dazu werden gegenwärtigsowohl Speicher-Konzepte als auch Transistor-Konzepte entwickelt, dieohne die Verwendung von Silizium-Wafern auskommen, und die prinzipiell dieHerstellung von Massenspeichern auf preiswerten Glassubstraten undsogar auf flexiblen Polymerfolien ermöglichen. Solche neuartigenMassenspeicher sind füreine Vielzahl von Anwendungen von Interesse, und zwar prinzipiellsowohl füralle Anwendungen, fürdie die ferroelektrischen und magnetoresistiven Speicher entwickeltwerden, als auch fürAnwendungen, bei denen sich die Verwendung von Siliziumsubstratennachteilig auf die Kosten oder auf die Einsatzmöglichkeiten auswirkt.
    [0004] Diebeiliegenden 1a–1f zeigen sechs mögliche Schaltbildereiner wahlweise flüchtigen odernichtflüchtigenSpeicherzelle mit einem wahlweise kapazitiven, resistiven oder aufeinem anderen physikalischen Konzept beruhenden SpeicherelementS und einem Auswahltransistor T.
    [0005] Diesechs in den 1a–1f dargestellten Schaltbilderunterscheiden sich in der Anordnung und Verschaltung jeweils desSpeicherelements S und des Auswahltransistors T mit einer Wortleitung WL,einer Bitleitung BL, einer Digitleitung DL und einer FeldplatteFP. Es sei hier bemerkt, dass die in den 1a–1f gezeigten Grundverschaltungeneines Speicherelements mit einem Auswahltransistor an sich im Standder Technik bekannt sind:
    [0006] 1a zeigt, dass der Drainanschlussdes Auswahltransistors T an der Bitleitung BL und das SpeicherelementS zwischen dem Sourceanschluss des Auswahltransistors T und einerFeldplatte FP liegt.
    [0007] Gemäß 1b liegt der Drainanschlussdes Auswahltransistors T an der Bitleitung BL und das Speicherelementzwischen dem Sourceanschluss des Auswahltransistors T und einerDigitleitung DL, die parallel zur Wortleitung WL geführt ist.
    [0008] Gemäß 1c liegt der Drainanschlussdes Auswahltransistors T an der Bitleitung BL und das SpeicherelementS zwischen dem Sourceanschluss des Auswahltransistor T und einerDigitleitung DL, die parallel zur Bitleitung BL verläuft.
    [0009] Gemäß 1d liegt der Sourceanschluss desAuswahltransistors T an einer Feldplatte FP und das SpeicherelementS zwischen dem Drainanschluss des Auswahltransistors T und der Bitleitung BL.
    [0010] 1e zeigt, dass der Sourceanschlussdes Auswahltransistors T an einer Digitleitung DL und das SpeicherelementS zwischen Drainanschluss des Auswahltransistors T und der BitleitungBL liegt, wobei die Digitleitung DL parallel zur Wortleitung WL verläuft.
    [0011] Gemäß 1f liegt der Sourceanschluss desAuswahltransistors T an einer Digitleitung und das SpeicherelementS zwischen dem Drainanschluss des Auswahltransistors T und der Bitleitung BL,wobei die Digitleitung DL parallel zur Bitleitung BL verläuft.
    [0012] DieAuswahl der Speicherzelle S erfolgt stets über die Wortleitung WL, diein jedem Fall mit der Gateelektrode des Auswahltransistors T verbundenist. Durch Anlegen eines geeigneten Potenzials an die WortleitungWL (z.B. ein negatives Potenzial, wenn es sich beim AuswahltransistorT um einen p-leitendenTransistor mit negativer Schwellspannung handelt) wird der AuswahltransistorT geöffnet(elektrisch leitend) und die im Speicherelement S gespeicherte Informationkann durch Anlegen geeigneter Potenziale an Bitleitung BL und DigitleitungDL bzw. Feldplatte FP überdie Bitleitung in einem Lesezyklus ausgelesen oder in einem Schreib-oder Löschzyklusverändertwerden.
    [0013] EineAusführungder Speicherzelle mit einer Digitleitung DL hat im Vergleich zueiner Ausführung miteiner Feldplatte FP den Vorteil, dass das Potenzial an dieser Leitunggezielt fürdie Zelle verändert werdenkann, auf die gerade zugegriffen wird. Eine Ausführung eines integrierten Halbleiterspeichersmit Feldplatte FP kann zu einem geringeren Platzbedarf des Zellenfeldesführen.
    [0014] Einwesentliches Kriterium bei der Realisierung der Speicherzellen istdie Bitleitungskapazität, dieim Interesse schneller Zugriffszeiten so klein wie möglich seinsollte. Je nachdem, ob die dem Auswahltransistor T zugehörige Kapazität größer oder kleinerals die dem Speicherelement S zugehörige Kapazität ist, weisenentweder die Ausführungengemäß den 1a–1c (beidenen der Auswahltransistor T an der Bitleitung BL liegt) oder dieAusführungengemäß den 1d–1f (beidenen das Speicherelement S zwischen Bitleitung BL und Drainanschlussdes Auswahltransistors T liegt) die geringere Bitleitungskapazität auf.
    [0015] 2a zeigt ein stark vereinfachtesSchaltbild eines Zellenfeldes eines integrierten Halbleiterspeichers,das gemäß 1b ausgeführt ist.Das heißt,dass bei den Speicherzellen die Drainanschlüsse der AuswahltransistorenT01 – T0m(einer Zeile 0) an den Bitleitungen BL0 – BLm und die SpeicherelementeS01 – S0m(der Zeile 0) jeweils zwischen dem Sourceanschluss des Auswahltransistors (T01 – T0m) undder Digitleitung DL0 liegen. Die Digitleitung DL0 verläuft parallelzur Wortleitung WL0 (zur Vereinfachung sind in 2a lediglich die Auswahltransistorenund die Speicherelemente einer 0-ten Zeile mit Bezugszeichen versehen). 2b zeigt ein stark vereinfachtesSchaltbild eines Zellenfeldes, das gemäß 1f ausgeführt ist. Bei dieser Ausführung liegendie Sourceanschlüsseder Auswahltransistoren T01 – T0man Digitleitungen DL0 – DLmund die Speicherelemente S01 – S0mliegen jeweils zwischen dem Drainanschluss des Auswahltransistorsund der zugehörigenBitleitung BL0 – BLm.Die Digitleitungen DL0 – DLmverlaufen parallel zu den Bitleitungen BL0 – BLm. Auch hier sind zur Vereinfachunglediglich die Auswahltransistoren und die Speicherelemente der 0-tenZeile mit Bezugszeichen versehen. Selbstverständlich geben die 2a–2b lediglicheinen Ausschnitt eines aus m Spalten (Bitleitungen) und n Zeilen(Wortleitungen) bestehenden Zellenfeldes wieder. Die Zeilenrichtung istmit x und die Spaltenrichtung mit y bezeichnet.
    [0016] 3 zeigt ein stark vereinfachtesSchaltbild eines aus m Spalten und n Zeilen bestehenden Zellenfeldes,das mit gemeinsamen Bitleitungen ("shared bit lines") ausgeführt ist. Bei dieser Ausführung sinddie Speicherzellen der ersten, dritten, fünften usw. Spalte gegenüber denSpeicherzellen der nullten, zweiten, vierten Spalte (y-Richtung)jeweils um eine Zeile versetzt. Die Schaltungsanordnung der Speicherelementeund der Auswahltransistoren entspricht der Anordnung gemäß 2b, wobei die DigitleitungenDL0, DL1 durch Bitleitungen BL1, BL3 usw. ersetzt sind.
    [0017] Dieoben anhand der 1 beschriebenen, ausdem Stand der Technik an sich bekannten Schaltschemata von flüchtigenoder nichtflüchtigen Speicherzellenmit wahlweise kapazitiven, resistiven oder auf einem anderen physikalischenKonzept beruhenden Speicherelementen und jeweils einem Auswahltransistorund die anhand der 2a, 2b und 3 beschriebenen Schaltbilder von unterschiedlichausgeführtenZellenfeldern, die ebenfalls im Stand der Technik bekannt sind,dienen als Grundlage fürSchaltungsanordnungen eines erfindungsgemäßen integrierten Halbleiterspeichers.
    [0018] Esist somit Aufgabe der Erfindung, ein Konzept für einen integrierten Halbleiterspeicheranzugeben, der ohne Siliziumsubstrat realisiert werden kann unddessen Speicherzellen wahlweise kapazitive, resistive oder auf einemanderen physikalischen Konzept beruhende Speicherelemente, insbesondere nichtflüchtige Speicherelementeauf der Basis eines organischen Materials sowie einen auf der Grundlageeiner organischen Halbleiterschicht realisierten Auswahltransistorenthalten.
    [0019] Dieobige Aufgabe wird gemäß einemwesentlichen Aspekt gelöstdurch einen integrierten Halbleiterspeicher mit einem Zellenfeldaus einer Vielzahl von in Zeilen und Spalten auf einem Substrat angeordnetenSpeicherzellen, die jeweils ein Speicherelement mit zwei Elektrodenund einen zugehörigenAuswahltransistor aufweisen, wobei die Steuerelektroden der Auswahltransistorender einzelnen Zeilen durch in Zeilenrichtung laufende Wortleitungenund eine gesteuerte Elektrode der Auswahltransistoren der einzelnenSpalten entweder mit einer in Spaltenrichtung laufenden Bitleitung,oder mit einer Digitleitung oder mit einer Feldplatte verbundenist und eine Elektrode jedes Speicherelements mit der anderen gesteuertenElektrode des zugehörigen Auswahltransistorsund die andere Elektrode jedes Speicherelements entweder mit einerBitleitung, einer Digitleitung oder einer Feldplatte verbunden ist. Derintegrierte Halbleiterspeicher zeichnet sich erfindungsgemäß dadurchaus, dass jede Speicherzelle ein organisches Speicherelement miteiner zwischen den zwei Elektroden angeordneten organischen aktivenSchicht und einen aus einem Feldeffekttransistor mit einer organischenHalbleiterschicht bestehenden Auswahltransistor aufweist und dieAuswahltransistoren und die Speicherelemente auf dem Substrat als planareElemente integriert und in einer Ebene lateral nebeneinander angeordnetsind.
    [0020] Beieinem erfindungsgemäßen integrierten Halbleiterspeicherbraucht das Substrat kein Siliziumsubstrat sein sondern kann ausGlas, einer Polymerfolie, einer mit einer Isolierschicht überzogenen Metallfolieoder auch aus Papier und anderen Substraten bestehen, die kein Siliziumenthalten.
    [0021] Beieinem bevorzugten Ausführungsbeispiel sinddie Auswahltransistoren in invers-koplanarer Anordnung integriert,bei der die organische Halbleiterschicht oberhalb der Gateelektrodeangeordnet ist und die Source- und Drainelektroden der Auswahltransistorenin direktem Kontakt mit dem Gatedielektrikum stehen.
    [0022] Beieiner Variante dieses Ausführungsbeispielskann die Gateelektrode des Auswahltransistors und die untere Elektrodedes Speicherelements dasselbe Material aufweisen. Bei einer alternativen Variantedes bevorzugten Ausführungsbeispiels kanndie Gateelektrode des Auswahltransistors und die untere Elektrodedes Speicherelements jeweils aus verschiedenen Materialien bestehen.
    [0023] Inweiterer bevorzugter Ausgestaltung kann das bevorzugte Ausführungsbeispielso gestaltet sein, dass die Source- und Drainelektrode des Auswahltransistorsund die obere Elektrode des Speicherelements dasselbe Material aufweisen.
    [0024] Inalternativer vorteilhafter Ausgestaltung kann die Source- und Drainelektrodedes Auswahltransistors einerseits und die obere Elektrode des Speicherelementsandererseits aus verschiedenen Materialien bestehen.
    [0025] Vorteilhafterweiselassen sich mit den nachstehend im Detail beschriebenen bevorzugtenAusführungsbeispielenund deren Varianten eines erfindungsgemäßen integrierten Halbleiterspeichers sämtlichezuvor anhand der 1a–1f, 2a, 2b und3 beschriebenen Schaltungsvarianten integrierter Halbleiterspeicherrealisieren.
    [0026] Somitbeschreibt die nachstehende Beschreibung bezogen auf die Zeichnungbevorzugte Ausführungsbeispieleund deren Varianten eines erfindungsgemäßen integrierten Halbleiterspeichers. DieZeichnungsfiguren zeigen im Einzelnen:
    [0027] 1a bis 1f dieeingangs bereits beschriebenen sechs Schaltbilder einer wahlweise flüchtigenoder nichtflüchtigenSpeicherzelle mit einem wahlweise kapazitiven oder resistiven Speicherelementund einem Auswahltransistor;
    [0028] 2a und 2b starkvereinfachte Schaltbilder zweier Zellfelder bestehend aus m x n Speicherzellenjeweils ausgeführtgemäß den 1b bzw. 2f (eingangs bereits beschrieben);
    [0029] 3 einvereinfachtes Schaltbild eines Zellenfeldes, ausgeführt mitgemeinsamen Bitleitungen (eingangs bereits beschrieben);
    [0030] 4a–4f schematischeQuerschnitte durch unterschiedlich ausgeführte erfindungsgemäße Speicherzellengemäß 1a–1c.
    [0031] 5a–5e schematischeQuerschnitte durch unterschiedlich gestaltete erfindungsgemäße Speicherzellengemäß den 1e und 1f;
    [0032] 6 eineschematische Layoutansicht eines Ausschnitts eines Zellenfeldesmit erfindungsgemäßen Speicherzellengemäß den 1b, 2a und 4b miteinem W/L-Verhältnisdes Auswahltransistors von 1;
    [0033] 7 eineschematische Layoutschicht eines Ausschnitts eines Zellenfeldesmit erfindungsgemäßen Speicherzellengemäß den 1b, 2a und 4b miteinem W/L-Verhältnisdes Auswahltransistors von etwa 10.
    [0034] 8 eineschematische Layoutansicht eines Ausschnitts eines Zellenfeldesmit erfindungsgemäßen Speicherzellengemäß den 1f, 2b und 5c miteinem W/L-Verhältnisdes Auswahltransistors von 1.
    [0035] 9 eineschematische Layoutansicht eines Ausschnitts eines Zellenfeldesmit erfindungsgemäßen Speicherzellengemäß den 1f, 2b und 5c miteinem W/L-Verhältnisvon etwa 10, und
    [0036] 10 eineschematische Layoutansicht eines Ausschnitts eines Zellenfeldesmit erfindungsgemäßen Speicherzellengemäß den 1c, 3 und 4f miteinem W/L-Verhältnisdes Auswahltransistors von 1.
    [0037] Inden schematische Querschnitte von Speicherzellen eines erfindungsgemäßen Halbleiterspeichersdarstellenden 4a–4f istdas Speicherelement und der Auswahltransistor jeder Speicherzellejeweils mit S und T, die Bitleitung mit BL, die Wortleitung mitWL, die Feldplatte mit FP, das Gatedielektrikum mit GD, die organischeHalbleiterschicht des Feldeffekttransistors T mit os und die organische aktiveSchicht des Speicherelements S mit as bezeichnet. Die AuswahltransistorenT sämtlicherin den 4a–4f dargestelltenVarianten sind in invers-koplanarer Anordnung integriert, bei derdie organische Halbleiterschicht os des Auswahltransistors T oberhalbseiner Gateelektrode angeordnet ist und seine Source- und Drainelektrodejeweils in direktem Kontakt mit dem Gatedielektrikum GD stehen.
    [0038] 4a zeigteinen schematischen Querschnitt der aus dem Speicherelement S mitder organischen aktiven Schicht as und dem Auswahltransistor T mitder organischen aktiven Schicht as bestehenden Planaren Speicherzellegemäß der in 1a gezeigtenSchaltung mit einer Feldplatte FP, die hier die unterste Metalllage(Metall-0) ist. Das Felddielektrikum FD bildet eine Isolation zwischenden verschiedenen Metalllagen, d. h. der Feldplatte FP und den Source/Drainkontaktesowie der oberen Elektrode des Speicherelements S. 4a zeigt,dass die Source/Drainkontakte des Auswahltransistors T aus demselbenMaterial bestehen könnenwie die obere Elektrode des Speicherelements S. Dies trifft auchfür dieVarianten gemäß den 4b und 4c zu.
    [0039] 4b zeigtin schematischem Querschnitt eine erfindungsgemäße Ausführung der in 1b gezeigtenSchaltung einer Planaren Speicherzelle unter Verwendung desselbenMaterials fürdie Realisierung jeweils der Gateelektrode des AuswahltransistorsT und der unteren Elektrode des Speicherelements S und daher notwendigerweisemit einer parallel zur Wortleitung WL geführten Digitleitung DL.
    [0040] 4c zeigtin schematischem Querschnitt eine erfindungsgemäße Ausführung der in den 1b und 1c gezeigtenSchaltungen einer planaren Speicherzelle unter Verwendung zweierverschiedener Materialien fürdie Realisierung jeweils der Gateelektrode des AuswahltransistorsT und der unteren Elektrode des Speicherelements S und daher miteiner wahlweise parallel zur Wortleitung WL oder parallel zur BitleitungBL ausgeführtenDigitleitung DL.
    [0041] 4d zeigtin schematischem Querschnitt eine erfindungsgemäße Ausführung der in den 1b und 1c gezeigtenSchaltungen einer planaren Speicherzelle unter Verwendung zweierverschiedener Materialien fürdie Realisierung jeweils der Gateelektrode des AuswahltransistorsT und der oberen Elektrode des Speicherelements S und daher miteiner wahlweise parallel zur Wortleitung WL oder parallel zur BitleitungBL ausgeführtenDigitleitung DL. Dagegen kann die untere Elektrode des SpeicherelementsS dasselbe Material aufweisen wie die Drain/Sourcekontakte des AuswahltransistorsT.
    [0042] 4e zeigtin schematischem Querschnitt eine erfindungsgemäße Ausführung der in den 1b und 1c gezeigtenSchaltungen einer planaren Speicherzelle unter Verwendung von vierverschiedenen Materialien jeweils für die Realisierung jeweilsder Gateelektrode und der Source- und Drainkontakte des AuswahltransistorsT sowie der oberen und unteren Elektrode des Speicherelements Sund daher mit einer wahlweise parallel zur Wortleitung WL oder parallelzur Bitleitung BL ausgeführtenDigitleitung DL.
    [0043] 4f zeigtin schematischem Querschnitt eine erfindungsgemäße Ausführung der in den 1b und 1c gezeigtenSchaltungen einer planaren Speicherzelle unter Verwendung desselben Materialsfür dieRealisierung der Gateelektrode des Auswahltransistors T und derunteren Elektrode des Speicherelements S, aber mit der Möglichkeit,die Digitleitung DL wahlweise parallel zur Wortleitung WL oder parallelzur Bitleitung zu führenoder auch mit der Möglichkeiteiner zweiten Bitleitung. Daher ist die Ausführung gemäß 4f besondersgeeignet für dieRealisierung eines Zellenfelds mit gemeinsamen Bitleitungen gemäß 3.
    [0044] Die 5a–5e zeigenjeweils in schematischem Querschnitt erfindungsgemäß ausgeführte Speicherzellengemäß den Schaltungenin den 1e und 1f. Auchbei den in den 5a und 5e dargestelltenerfindungsgemäßen planaren Speicherzellenist der Auswahltransistor T in invers-koplanarer Anordnung integriert.Die Bezugszeichen sind in den 5a–5e dieselbenwie sie in den 4a–4f verwendetwurden. Die Digitleitung DL ist bei den Ausführungen gemäß den 5a–5e wahlweiseparallel zur Wortleitung WL oder parallel zur Bitleitung BL geführt. Gemäß 5a kanndie Source/Drainelektrode des Auswahltransistors T aus demselbenMaterial bestehen wie die obere Elektrode des Speicherelements S. Gemäß 5b kanndie obere Elektrode des Auswahltransistors T aus demselben Materialbestehen wie die untere Elektrode des Speicherelements S. Die BitleitungBL liegt bei allen Ausführungengemäß den 5b – 5e ineiner oberen Metallisierungsschicht und die Wortleitung WL immerin einer untersten Metalllage (Metall-0). Bei der Ausführung gemäß 5a liegtdie Bitleitung ebenfalls in der untersten Metalllage (Metall-0).
    [0045] Sämtlichein den 4a–4f und 5a–5e gezeigtenAusführungenerfindungsgemäßer planarerHalbleiterspeicherzellen eignen sich für die Realisierung eines Zellenfeldesaus einer Vielzahl von in Zeilen und Spalten auf einem Substrat angeordnetenplanaren Speicherzellen, die jeweils ein Speicherelement S mit einemzugehörigenin der gleichen Ebene daneben integrierten Auswahltransistoren Taufweisen, wobei die Steuerelektroden der Auswahltransistoren dereinzelnen Zeilen durch in Zeilenrichtung laufende WortleitungenWL und eine gesteuerte Elektrode der Auswahltransistoren T der einzelnenSpalten entweder mit einer in Spaltenrichtung laufenden BitleitungBL oder mit einer Digitleitung DL oder mit einer Feldplatte FP verbundensind und eine Elektrode jedes Speicherelements mit der anderen gesteuertenElektrode des zugehörigen AuswahltransistorsT und die andere Elektrode jedes Speicherelements S entweder miteiner Bitleitung BL oder mit einer Digitleitung DL oder mit einerFeldplatte FP verbunden ist. Beim erfindungsgemäßen integrierten Halbleiterspeicherweist jede Speicherzelle ein organisches Speicherelement S mit einerzwischen den zwei Elektroden angeordneten organischen aktiven Schichtas und einen aus einem Feldeffekttransistor mit einer organischenHalbleiterschicht os bestehenden Auswahltransistor T auf, wobeidie Auswahltransistoren T und die Speicherelemente S auf dem Substrat,das kein Silizium sein muss, als planare Elemente integriert undin einer Ebene lateral nebeneinander angeordnet sind.
    [0046] DieRealisierung der in den 4a–4f und 5a–5e gezeigtenAusführungenerfindungsgemäßer Speicherzellenerfordert die Abscheidung und Strukturierung folgender funktionaler Schichtenauf dem (nicht gezeigten) Substrat. In der folgenden Aufzählung sindoptionale Schichten kursiv geschrieben. 1.Metall-0 (DL bzw. FP bzw. DL; untere Elektrode des Speicherelements) 2. Metall-1 (WL und Gateelektrode des Auswahltransistors T;gegebenenfalls DL bzw. untere Elektrode des Speicherelements); 3. Felddielektrikum FD (Isolation der verschiedenen Metalllagen); 4. Gatedielektrikum GD (Isolation zwischen Gateelektrode undHalbleiterschicht des Auswahltransistors T); 5. Aktive Schicht as des Speicherelements S; 6. Metall-2 (Bitleitung BL bzw. Digitleitung DL, Source- undDrainkontakte des Auswahltransistors T; obere bzw. gegebenenfallsuntere Elektrode des Speicherelements S); 7. Organische Halbleiterschicht os des Auswahltransistors T; 8. Metall-3 (BL bzw. DL, obere Elektrode des Speicherelements).
    [0047] AlsSubstrat sind zum Beispiel Glas, Polymerfolie, Metallfolie (überzogenmit einer Isolierschicht), Papier und andere Materialien geeignet. Insbesondereist die Verwendung von Silizium als Substrat zwar möglich, abernicht notwendig. Die Schichten Metall-0, Metall-1, Metall-2 undMetall-3 müssenmetallisch leitend sein, also durch Abscheidung anorganischer Metalle(zum Beispiel Aluminium, Kupfer, Titan, Gold), leitfähiger Oxide(zum Beispiel Indium-Zinn-Oxid), oder leitfähiger Polymere (zum BeispielPolyanilin) erzeugt werden. Das Gatedielektrikum und das Felddielektrikummüssengute Isolatoreigenschaften aufweisen; hierfür sind sowohl anorganischeIsolatoren, wie zum Beispiel Siliziumoxid und Aluminiumoxid, aberinsbesondere auch isolierende Polymere, wie zum Beispiel Polyvinylphenol, geeignet.Als organische Halbleiterschicht os für den Auswahltransistor T kommeneine Reihe von Materialien in Frage, insbesondere Pentazen, diverseOligothiophene und Polythiophen. Für die Ausführung der aktiven Schicht asdes Speicherelements S werden zur Zeit eine Reihe von Ansät zen sowohlfür kapazitiveals auch fürresistive Speichereffekte diskutiert.
    [0048] Allein den 4 und 5 dargestelltenbevorzugten Ausführungsbeispieleerfindungsgemäßer Speicherzellenverwenden einen planaren Aufbau, das heißt das Speicherelement undder Auswahltransistor sind nebeneinander liegend in einer Ebeneauf dem Substrat integriert. Im Vergleich mit einem vertikalen Aufbau,bei dem Speicherelement und Auswahltransistor – zumindest teilweise – übereinander liegen,hat der planare Aufbau den Vorteil, dass er aus technologischerSicht wesentlich einfacher zu realisieren ist.
    [0049] Allein den 4 und 5 dargestelltenSpeicherzellen verwenden einen Auswahltransistor, der in invers-koplanarer("inverted co-planar") Ausführung gefertigtwird. Bei der inverskoplanaren Bauweise ist die organische Halbleiterschichtos oben liegend (oberhalb der Gateelektrode) angeordnet (inverszum gewöhnlichenSilizium-Feldeffekttransistor, bei dem die Gateelektrode oben liegendangeordnet ist), und die Source- undDrainkontakte sind in direktem Kontakt mit dem GatedielektrikumGD (im Gegensatz zur versetzten ("staggered") Ausführung, bei der sich die Halbleiterschichtzwischen dem Gatedielektrikum und den Source-/Drainkontakten befindet. Dieinvers-koplanare Ausführungist die am häufigstenverwendete Bauweise fürorganische Transistoren; prinzipiell lassen sich aber alle in 1 dargestellten Schaltungen bei erfindungsgemäßen Speicherzellenauch mit organischen Auswahltransistoren in jeder beliebigen anderenBauweise realisieren.
    [0050] Einwichtiges Kriterium bei der Ausführung derSpeicherzelle ist die Frage, ob für die Realisierung der Gateelektrodedes Auswahltransistors T und der unteren Elektrode des SpeicherelementsS dasselbe Material eingesetzt wird, oder ob zwei verschiedene Materialienverwendet werden. Prinzipiell ist die Realisierung der Speicherzelleeinfacher, wenn fürdie Gateelektrode des Auswahltransistors und die untere Elektrodedes Speicherelements dasselbe Material (Metall-1 in 4b und 5c)zum Einsatz kommt, da in diesem Fall für die Realisierung beider Strukturennur ein Prozessschritt notwendig wird. In bestimmten Fällen kannes allerdings notwendig sein, die Gateelektrode des AuswahltransistorsT und die untere Elektrode des Speicherelements S mit zwei verschiedenenMaterialien auszuführen.Zum Beispiel werden in der Literatur resistive Speicher diskutiert,die die Verwendung ganz bestimmter Materialien für die untere Elektrode des Speicherelementserfordern, wie zum Beispiel Kupfer oder Indium-Zinn-Oxid. Je nach Ausführung desAuswahltransistors (insbesondere je nach Wahl des Materials für das Gatedielektrikum)könnensolche Materialien ungeeignet fürdie Realisierung der Gateelektrode des Auswahltransistors sein unddaher die Verwendung zweier verschiedener Materialien (Metall-0,optimiert fürdie Realisierung der unteren Elektrode des Speicherelements; Metall-1,optimiert für dieRealisierung der Gateelektrode des Auswahltransistors; siehe 4a, 4c, 4e, 5a, 5d und 5e)erforderlich machen. Ähnliche Überlegungenbetreffen die Wahl der Materialien für die Realisierung der Source-und Drainkontakte des Auswahltransistors und der oberen Elektrodedes Speicherelements. Prinzipiell ist die Realisierung der Speicherzelleeinfacher, wenn dasselbe Material (Metall-2 in 4a, 4b, 4c, 5a, 5d, 5d)zum Einsatz kommt, aber in bestimmten Fällen kann es notwendig sein,zwei verschiedene Materialien einzusetzen. Auch in diesem Fall müssen diein den 4 bzw. 5 gezeigtenAusführungengeringfügigangepasst werden.
    [0051] 6 zeigtin Form einer schematischen Layoutdarstellung einen Ausschnitt eineserfindungsgemäßen Zellenfeldesaus planaren Speicherzellen mit Schaltungsanordnungen gemäß den
    [0052] 1b und 2a undeiner Querschnittsstruktur gemäß 4b.Das dargestellte Zellenfeld besteht aus neun Zellen organisiertin drei Spalten (Bitleitungen BL1, BL2, BL3) und drei Zeilen (WortleitungenWL1, WL2, WL3) und drei Digitleitungen (DL1, DL2, DL3). Die Auswahltransistoreneiner ersten Zeile des Zellenfeldes sind jeweils mit T11, T12, T13und die zugeordneten lateral daneben in derselben Ebene integriertenSpeicherelemente der ersten Zeile des Zellenfelds jeweils mit S11,S12 und S13 bezeichnet.
    [0053] Einwichtiges Kriterium bei der Ausführung vonSpeicherzellen ist das VerhältnisW/L der Kanalbreite W zur KanallängeL des Auswahltransistors, das so genannte W/L-Verhältnis. Dieses W/L-Verhältnis desAuswahltransistors entscheidet maßgeblich über dessen elektrischen Widerstand, dasheißt über dieStromstärke,die bei einer bestimmten Kombination von Gate-Source-Spannung und Drain-Source-Spannungdurch den Transistor fließt(die Stromstärkeist proportional zum W/L-Verhältnis).In dem in 6 dargestellten Zellenfeld ist dasW/L-Verhältnis derAuswahltransistoren etwa gleich 1. Das heißt, W = L. Prinzipiell erlaubtder dargestellte Entwurf die Realisierung jedes beliebigen W/L-Verhältnisses.So zeigt die Layoutdarstellung der 7 einenAusschnitt eines erfindungsgemäßen Zellenfeldesaus planaren Speicherzellen in den Schaltungsanordnungen gemäß den 1b und 2a undmit der Querschnittsstruktur der 4b, beider das W/L-Verhältnisdes Auswahltransistors etwa 10 ist. Das dargestellte Zellenfeldbesteht, wie schon in 6 aus neun Speicherzellen, diein drei Zeilen und drei Spalten organisiert sind. Die KanalbreiteW ergibt sich annäherndaus der Längedes inneren Umrisses des Drainkontakts D, das heißt annähernd 2a+ b, und die Kanallängeergibt sich annäherndaus dem Abstand zwischen Drainkontakt D und Sourcekontakt S.
    [0054] Die 8 und 9 zeigenschematische Layoutdarstellungen zweier Zellenfelder aus erfindungsgemäßen planarenSpeicherzellen gemäß den Schaltungsanordnungender 1f und 2b und derQuerschnittsstruktur gemäß 5c,wobei die Auswahltransistoren in 8 ein W/L-Verhältnis von etwa1 und in 9 ein W/L-Verhältnis vonetwa 10 haben. Auch die 8 und 9 stellenein Zellenfeld aus neun Speicherzellen, organisiert in drei Spaltenund drei Zeilen dar. Die Auswahltransistoren einer ersten Zeile(WL1) sind jeweils mit T11, T12, T13 und die Speicherelemente dieserZeile jeweils mit S11, S12 und S13 bezeichnet.
    [0055] Schließlich zeigtdie Layoutansicht der 10 schematisch ein Zellenfeldmit erfindungsgemäßen planarenSpeicherzellen, die die Schaltungen gemäß den 1c und 3 realisierenund die Querschnittsstruktur gemäß 4f haben.Das W/L-Verhältnisder Auswahltransistoren beträgt1.
    [0056] Prinzipiellkann jede Schaltung gemäß den 1a–1f undjede in den Querschnittsdarstellungen der 4a–4f und 5a–5e dargestelltenAusführungender erfindungsgemäßen Speicherzellenmit jedem beliebigen W/L-Verhältnis derAuswahltransistoren realisiert werden, so dass die in den 6–10 gezeigtenLayouts lediglich Beispiele sind.
    [0057] Nachstehendwird beispielhaft ein Prozess zur Realisierung des im Layout der 6 dargestelltenZellenfeldes erläutert.Gemäß dem in 6 dargestelltenbevorzugten Ausführungsbeispieleines erfindungsgemäßen integriertenHalbleiterspeichers wird fürjede der sechs zu strukturierenden funktionellen Schichten, dasheißtMetall-1, aktive Schicht as des Speicherelements S, FelddielektrikumFD, Gatedielektrikum GD, Metall-2 und organische Halbleiterschichtos des Auswahltransistors T eine Chrommaske angefertigt, die die Strukturierungder abgeschiedenen Schichten mittels fotolithografischer Prozesseerlaubt.
    [0058] Aufein Substrat, beispielsweise aus Glas wird mittels thermischen Verdampfenseine etwa 30 nm dicke Schicht Aluminium aufgebracht, die mittels Fotolithografieund nasschemischem Ätzenin wässrigerKaliumhydroxidlösungstrukturiert wird, um die erste Metalllage (Metall-1; Gateelektrodedes Auswahltransistors T; untere Elektrode des SpeicherelementsS; Wortleitung WL) zu definieren.
    [0059] Imzweiten Schritt wird die aktive Schicht as des Speicherelements(S) zum Beispiel ein Polymer, das durch einen gezielt veränderbarenelektrischen Widerstand gekennzeichnet ist, abgeschieden und strukturiert.Um das Felddielektrikum FD zu erzeugen, wird aus einem geeignetenorganischen Lösungsmittel(zum Beispiel Propylen-Glykol-Monomethyl-Ether-Acetat, PGMEA) eine etwa 300 nm dicke SchichtPolyvinylphenol aufgeschleudert, thermisch (bei etwa 200°C) vernetztund mittels Fotolithografie und Ätzenin einem Sauerstoffplasma strukturiert.
    [0060] Nachfolgendwird das Gatedielektrikum GD definiert, zum Beispiel durch Aufschleudernund fotolithografisches Strukturieren einer etwa 100 nm dicken SchichtPolyvinylphenol oder durch Aufbringen einer etwa 3 nm dicken elektrischisolierenden molekularen selbst organisierenden Monolage ("self assembling monolayer"; SAM).
    [0061] ImnächstenSchritt wird eine etwa 30 nm dicke Goldschicht aufgedampft und mittelsFotolithografie und nasschemischem Ätzen die zweite Metalllage(Metall-2; Source- und Drainkontakte des Auswahltransistors T; BitleitungBL) definiert.
    [0062] Alsorganische Halbleiterschicht os des Auswahltransistors wird abschließend eineetwa 30 nm dicke Schicht Pentazen aufgedampft und mittels Fotolithografie(unter Zuhilfenahme eines wasserlöslichen Fotolacks) und Plasmaätzen strukturiert.
    [0063] Zusammengefasstgibt die Erfindung einen Halbleiterspeicher an, bei dem ein organischerAuswahltransistor, das heißtein Feldeffekttransistor mit einer organischen Halbleiterschichtzusammen mit einem organischen Speicherelement, das heißt eine zwischenzwei Elektroden angeordnete organische aktive Schicht mit wahlweisekapazitivem, resistivem oder auf einem anderen physikalischen Konzeptberuhenden elektrischen Speicherverhalten zusammen zu einer planarenSpeicherzelle auf einem beliebigen Substrat, welches vorzugsweisenicht aus Silizium besteht, integriert werden. Dabei ist insbesondere Wertdarauf gelegt, dass Auswahltransistor und Speicherelement so angeordnetsind, dass die Gateelektrode des Transistors als Wortleitung undder Drain- bzw. Sourcekontakt des Transistors bzw. die Elektrodendes Speicherelements entweder als Bitleitung, Digitleitung oderFeldplatte ausgeführtsind.
    as aktiveSchicht des Speicherelements os organischeSchicht des AuswahltransistorsBL,BL0 - BLm Bitleitungen DL,DL0 - DLm Digitleitungen WL,WL0 - WLm Wortleitungen S,S11, S12, S13, S01, S02, S03 - S0mSpeicherelemente T,T11, T12, T13, T01 - T0mAuswahltransistoren GD Gatedielektrikum FP Feldplatte S,D Source,Drain a,b Seitenlängen desDrainkontakts W Kanalbreite L Kanallänge x,y Zeilen-,Spaltenrichtung
    权利要求:
    Claims (17)
    [1] Integrierter Halbleiterspeicher mit einem Zellenfeldaus einer Vielzahl von in Zeilen (0-n) und Spalten (0-m) auf einemSubstrat angeordneten Speicherzellen, die jeweils ein Speicherelement (S11,S12, S13) mit zwei Elektroden und einen zugehörigen Auswahltransistor (T11,T12, T13) aufweisen, wobei die Steuerelektroden der Auswahltransistorender einzelnen Zeilen durch in Zeilenrichtung (x) laufende Wortleitungen(WLO, WL1, WL2) und eine gesteuerte Elektrode der Auswahltransistorender einzelnen Spalten entweder mit einer in Spaltenrichtung (y)laufenden Bitleitung (BL1, BL2, BL3) oder mit einer Digitleitung(DL1, DL2, DL3) oder mit einer Feldplatte (FP) verbunden ist undeine Elektrode jedes Speicherelements (S11, S12, S13) mit der anderengesteuerten Elektrode des zugehörigenAuswahltransistors (T11, T12, T13) und die andere Elektrode jedesSpeicherelements entweder mit einer Bitleitung (BL1, BL2, BL3) einerDigitleitung (DL1, DL2, DL3) oder einer Feldplatte (FP) verbundenist, dadurch gekennzeichnet , dass jede Speicherzelle (S11, S12,S13) ein organisches Speicherelement (S) mit einer zwischen denzwei Elektroden angeordneten organischen aktiven Schicht (as) undeinen aus einem Feldeffekttransistor (T) mit einer organischen Halbleiterschicht(os) bestehenden Auswahltransistor (T11, T12, T13) aufweist unddie Auswahltransistoren (T11, T12, T13) und die Speicherelemente (S11,S12, S13) auf dem Substrat als planare Elemente integriert und ineiner Ebene lateral nebeneinander angeordnet sind.
    [2] Integrierter Halbleiterspeicher nach Anspruch 1,dadurch gekennzeichnet, dass das Substrat kein Siliziumsubstratist.
    [3] Integrierter Halbleiterspeicher nach Anspruch 1 oder2, dadurch gekennzeichnet, dass das Substrat aus Glas besteht.
    [4] Integrierter Halbleiterspeicher nach Anspruch 1 oder2, dadurch gekennzeichnet, dass das Substrat eine Polymerfolie aufweist.
    [5] Integrierter Halbleiterspeicher nach Anspruch 1 oder2, dadurch gekennzeichnet, dass das Substrat eine mit einer Isolierschicht überzogeneMetallfolie ist.
    [6] Integrierter Halbleiterspeicher nach Anspruch 1 oder2, dadurch gekennzeichnet, dass das Substrat aus Papier besteht.
    [7] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis6, dadurch gekennzeichnet, dass die Auswahltransistoren (T11, T12,T13) in invers-koplanarer Anordnung integriert sind, bei der dieorganische Halbleiterschicht (os) jedes Auswahltransistors oberhalbseiner Gateelektrode angeordnet ist und sein Source- und Drainkontaktin direktem Kontakt mit dem Gatedielektrikum steht.
    [8] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis7, dadurch gekennzeichnet, dass die Gateelektrode der Auswahltransistorenund die untere Elektrode der Speicherelemente dasselbe Material aufweisen.
    [9] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis7, dadurch gekennzeichnet, dass die Gateelektrode der Auswahltransistorenund die untere Elektrode der Speicherelemente jeweils verschiedeneMaterialien aufweisen.
    [10] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis9, dadurch gekennzeichnet, dass der Source- und Drainkontakt derAuswahltransistoren und die obere Elektrode der Speicherelementedasselbe Material aufweisen.
    [11] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis9, dadurch gekennzeichnet, dass der Source- und Drainkontakt derAuswahltransistoren und die obere Elektrode der Speicherelementejeweils verschiedene Materialien aufweisen.
    [12] Integrierter Halbleiterspeicher nach einem der vorangehendenAnsprüche,dadurch gekennzeichnet, dass der Drainkontakt des Auswahltransistors(T) an der Bitleitung (BL) und das Speicherelement (S) zwischendem Sourcekontakt des Auswahltransistors (T) und einer Feldplatte(FP) liegt.
    [13] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis11, dadurch gekennzeichnet, dass der Drainkontakt des Auswahltransistors(T) an der Bitleitung (BL) und das Speicherelement (S) zwischendem Sourcekontakt des Auswahltransistors (T) und der parallel zurWortleitung verlaufenden Digitleitung (DL) liegt.
    [14] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis11, dadurch gekennzeichnet, dass der Drainkontakt des Auswahltransistorsan der Bitleitung und das Speicherelement zwischen dem Sourcekontaktdes Auswahltransistors und der parallel zur Bitleitung (BL) verlaufendenDigitleitung (DL) liegt.
    [15] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis11, dadurch gekennzeichnet, dass der Sourcekontakt des Auswahltransistors(T) an einer Feldplatte (FP) und das Speicherelement (S) zwischendem Drainkontakt des Auswahltransistors (T) und der Bitleitung (BL)liegt.
    [16] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis11, dadurch gekennzeichnet, dass der Sourcekontakt des Auswahltransistorsan der Digitleitung (DL) und das Speicherelement zwischen dem Drainkontaktdes Auswahltransistors und der Bitleitung (BL) liegt, wobei dieDigitleitung (DL) parallel zur Wortleitung (WL) verläuft.
    [17] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis11, dadurch gekennzeichnet, dass der Sourcekontakt des Auswahltransistors(T) an der Digitleitung (DL) und das Speicherelement (S) zwischendem Drainkontakt des Auswahltransistors (T) und der Bitleitung (BL)liegt, wobei die Digitleitung (DL) parallel zur Bitleitung (BL)verläuft.
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    同族专利:
    公开号 | 公开日
    DE102004025676B4|2008-09-04|
    WO2005117024A1|2005-12-08|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-12-22| OP8| Request for examination as to paragraph 44 patent law|
    2007-11-08| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
    2009-03-12| 8364| No opposition during term of opposition|
    2010-03-25| 8339| Ceased/non-payment of the annual fee|
    优先权:
    申请号 | 申请日 | 专利标题
    DE200410025676|DE102004025676B4|2004-05-26|2004-05-26|Integrierter Halbleiterspeicher mit organischem Auswahltransistor|DE200410025676| DE102004025676B4|2004-05-26|2004-05-26|Integrierter Halbleiterspeicher mit organischem Auswahltransistor|
    PCT/DE2005/000926| WO2005117024A1|2004-05-26|2005-05-20|Integrierter halbleiterspeicher mit organischem auswahltransistor|
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